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芯片AD9852在原子频标中的应用分析(下)

  DDS在使用时,要通过微处理器或CPLD对其信号、数据进行管理控制来实现具体应用中所需要的若干功能。
  其中,MCLK引脚接外部时钟源,使DDS的IOUT引脚输出端频率信号的稳定度与外部时钟源一致。对于内部没有PLL倍频环节的DDS芯片,通常MCLK端输入时钟源的频率应高于IOUT端输出信号频率的4倍。如输出信号频率为5.3125MHz,那么MCLK时钟端的信号频率应该大于20MHz,以期望得到更好的相位噪声,通过外部滤波电路后,可得到比较纯净的信号谱。FSELECT为键控调频信号输入端,也就是调制方波79Hz信号输入端,使用的DDS内部有两个频率控制寄存器,通过编程的方式将预先设置好的频率值F0、F1保存在寄存器中,当FSELECT端有有方波信号输入时(即电平上升沿或下降沿转换),DDS的IOUT端将会随之分别从频率控制寄存器中读出F1或F0的值作为输出,并且会保障频率信号在切换时相位无变化。PSEL1、PSEL0为两路信号频率F1、F0的相位调节端,在应用中,如果需要保持F1、F0在切换时的相位连续,需要在设计中直接将PSEL1、PSEL0接地。DDS与外界通讯的时序是通过引脚FSYNC、SCLK、SDATA来完成的。
  当FSYNC为高电平时,SCLK、SDATA引脚为高阻状态。当FSYNC为低电平时,DDS将处于通讯状态。此时引脚SCLK有一下降沿的脉冲时,将使挂在数据总线SDATA上的DATA写入DDS数据缓冲区,直至最终一个DATA写入时,DDS将根据引脚FSELECT上的状态选择F1或F0作为IOUT端的输出。
  本文选用的DDS芯片内部有2个32位频率控制寄存器(F0、F1),对照串行通讯时序,在SDATA端实际需要通信的DATA位就是32位。
  IOUT输出20MHz时,对应的32位频率控制寄存器的值全为1;输出5.3125MHz时,对应数值为(5.3125MHz/20MHz)×232,将所得到的十进制值转化为二进制对应32位频率控制寄存器的值。通过微处理器将相应的32位值写入DDS缓冲区后,在IOUT引脚端将会产生5.3125MHz正弦波频率信号的输出。其峰峰值在50欧姆负载的情况下为1V左右,具体的峰谷、峰尖的电平可以通过引脚FSADJUST端的外接电阻值进行调节。
  在具体的实际应用中,对输出的5.3125MHz正弦波信号,需要经过滤波、整形、放大等处理后才能引入到其它电路环节中。在设计时,为得到比较纯净的信号谱,在IOUT端输出后通常考虑接一带通滤波器或低通滤波器。
  在实际应用中DDS时钟频率比较高时,芯片会发烫,必须考虑DDS的散热。在我们的工作中,采取了简洁的方法实现了散热片的良好散热安装,其方法是在焊接好DDS芯片的印制电路板上通过导热胶及散热片来散热。
  直接数字合成(DDS)技术是一种频率合成方法,对于被动型铷原子频标中的综合器部分,应用全数字DDS芯片设计,具有体积小、价格低、频率分辨率高、快速换频、易于智能控制等突出特点。在传统被动型铷频标中,要微调整机输出的频率,是通过调节C场的强度来达到目的,现在由于采用了DDS设计,对于综合环节来说可以很方便地产生任一频率的值,而且分辨率也很高,这就给整机频率的调整提供了非常好的手段。